TRIANSYAH, GALIH APRIAN (2025) PERANCANGAN SIKLUS FETCH, DECODE, DAN MODUL UART PADA MICROPROCESSOR 32-BIT BERBASIS RISC-V. Undergraduate thesis, UNIVERSITAS DIPONEGORO; FAKULTAS TEKNIK.

Text (Abstrak) Elektro73.pdf Download (433kB)

Abstract

Pesatnya perkembangan teknologi digital telah mendorong kebutuhan akan
perangkat pengolahan data yang efisien, fleksibel, dan berdaya rendah. RISC-V
sebagai arsitektur instruksi terbuka (open standard) menawarkan solusi yang dapat
dikustomisasi untuk pengembangan sistem mikroprosesor modern. Dalam tugas
akhir ini, dilakukan perancangan mikroprosesor 32-bit berbasis RISC-V dengan
fokus utama pada pengembangan tahap awal siklus pipeline, yaitu siklus Fetch
(pengambilan instruksi) dan Decode (penguraian instruksi), serta integrasi
komunikasi Universal Asynchronous Receiver Transmitter (UART).

Actions (login required)

View Item